Saat menerapkan Partial Reconfiguration (PR) pada perangkat Intel® Arria® 10 AX016/AS016/AX032/AX032, ukuran File Biner Mentah (rbf) yang dihasilkan mungkin berbeda banyak ketika dibatasi pada posisi LogicLock yang berbeda di Chip Planner, bahkan dengan ukuran wilayah LogicLock yang sama. Misalnya, mengkontrain wilayah PR LogicLock ke bagian bawah dalam Chip Planner dapat menyebabkan ukuran file rbf menjadi 10 kali lebih besar daripada jika dibatasi ke atas di Chip Planner, akibatnya mengakibatkan waktu konfigurasi PR yang lebih lama.
Perilaku ini diharapkan untuk perangkat Intel Arria 10 AX016/AS016/AX032/AS032. Ketika wilayah PR LogicLock berada di bagian bawah perangkat, rbf yang dihasilkan akan mencakup semua frame dari atas ke wilayah PR, sehingga diharapkan dapat menghasilkan file rbf yang jauh lebih besar.
Jika sensitif terhadap waktu konfigurasi PR, batasi wilayah LogicLock ke bagian atas perangkat untuk mendapatkan file rbf yang lebih kecil.