ID Artikel: 000074818 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/01/2016

Dapatkah saya menjalankan simulasi VHDL untuk desain Port Root Avalon-MM saya di bawah NCSim?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika Anda mencoba untuk mengkompilasi PCI® Express Hard IP Root port VHDL testbench yang dihasilkan secara otomatis menggunakan NCSim, Anda mungkin melihat kesalahan seperti berikut ini:

    ncvhdl_p: *E,EXPTYP (./.. pcie_tb/simulasi/pcie_tb.vhd,1459|10):

    ncelab: *F,EVNMRA: entitas yang ditentukan \'WORK. PCIE_TB\' tidak memiliki arsitektur

    Resolusi

    Simulasi VHDL tidak didukung untuk varian Port Root di bawah NCSim.

    Ini tidak dijadwalkan untuk diperbaiki dalam rilis perangkat lunak Quartus® di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 12 produk

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.