ID Artikel: 000074869 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Mengapa saya melihat pelanggaran waktu baru untuk transfer antara PCS 10G dan inti dalam perangkat lunak Quartus II versi 12.0?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Dalam perangkat lunak Quartus® II versi 12.0, analisis waktu mungkin menunjukkan jalur baru yang gagal antara PCS 10G dan inti. Jalur ini mungkin tidak menunjukkan kegagalan untuk desain yang sama yang dikompilasi menggunakan versi perangkat lunak Quartus II sebelumnya.
Resolusi Kegagalan ini mungkin disebabkan oleh transfer domain lintas-clock. Mungkin tidak mungkin untuk menentukan waktu yang dekat secara deterministik. Oleh karena itu, jika transfer ini perlu berhasil, masukkan register sinkronisasi atau FIFO. Jika tidak, jika grup clock tidak singkron atau saling eksklusif, jalur ini dapat dipotong dari analisis waktu dalam file Synopsys Design Constraints (.sdc) Anda.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® V GX FPGA
Stratix® V GT FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Stratix® V GS FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.