Deskripsi
Dimulai di perangkat lunak Quartus II versi 4.2, yang lebih bugar dapat merutekan clock keluaran PLL dari yang berbeda
penghitung dari yang ditentukan oleh desainer untuk meningkatkan perutean. Misalnya, clock yang terhubung ke port C0 dalam desain mungkin tidak terhubung ke konter C0 (mungkin dialihkan ke konter C2 karena mungkin
meningkatkan kemampuan untuk merutekan desain). Dalam hal ini, berkas rantai pemindaian PLL yang digunakan untuk konfigurasi ulang PLL mungkin tidak menargetkan penghitung yang benar. File dapat mengonfigurasi ulang penghitung C0 seperti yang telah direncanakan desainer,
tetapi penghitung C2 adalah yang terhubung ke clock output. Clock C2 kemudian akan dikonfigurasi ulang dengan pengaturan yang berbeda dari yang ditujukan, dan dengan demikian, hasil yang tidak dapat diprediksi dapat terjadi.
Atur opsi logika PRESERVE_PLL_COUNTER_ORDER ke AKTIF untuk PLL tersebut. Atau, desainer dapat memeriksa penggunaan PLL dalam berkas laporan kompilasi dan menyesuaikan berkas rantai pemindaian konfigurasi ulang untuk menargetkan penghitung yang dipilih oleh Quartus II.