Sejak versi 2019.02.20. dari Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA, deskripsi untuk pin DEV_CLRn dan pin DEV_OE telah diubah sebagai berikut:
- DEV_CLRn - Intel menyarankan Anda untuk mengikat pin DEV_CLRn ke GND saat opsi Aktifkan reset di seluruh perangkat (DEV_CLRn) dinonaktifkan dan tidak digunakan sebagai pin I/O.
- DEV_OE - Intel menyarankan Anda untuk mengikat pin DEV_OE ke GND saat opsi Aktifkan mengaktifkan output di seluruh perangkat (DEV_OE) dinonaktifkan dan tidak digunakan sebagai pin I/O.
Perubahan ini telah dilakukan untuk menyederhanakan panduan koneksi pin untuk pin DEV_CLRn dan pin DEV_OE untuk menghindari kebingungan.
Tetapi Anda juga dapat mengikat pin DEV_CLRn dan pin DEV_OE ke VCCIO atau membiarkan pin ini tidak terhubung selama opsi Aktifkan pengaturan ulang di seluruh perangkat (DEV_CLRn) opsi Aktifkan output di seluruh perangkat (DEV_OE) dinonaktifkan dan tidak digunakan sebagai pin I/O pengguna. Saat Anda membiarkan pin DEV_CLRn dan pin DEV_OE tidak terhubung, atur pin ini untuk memasukkan tri-state dengan pull-up yang lemah disarankan.
Lihat dokumen, Intel® MAX® Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA.