ID Artikel: 000074939 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/04/2019

Dapatkah saya menghubungkan pin DEV_CLRn dan pin DEV_OE ke VCCIO atau membiarkan pin ini tidak terhubung di Intel® MAX® 10 perangkat?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Sejak versi 2019.02.20. dari Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA, deskripsi untuk pin DEV_CLRn dan pin DEV_OE telah diubah sebagai berikut:

    • DEV_CLRn - Intel menyarankan Anda untuk mengikat pin DEV_CLRn ke GND saat opsi Aktifkan reset di seluruh perangkat (DEV_CLRn) dinonaktifkan dan tidak digunakan sebagai pin I/O.
    • DEV_OE - Intel menyarankan Anda untuk mengikat pin DEV_OE ke GND saat opsi Aktifkan mengaktifkan output di seluruh perangkat (DEV_OE) dinonaktifkan dan tidak digunakan sebagai pin I/O.

    Perubahan ini telah dilakukan untuk menyederhanakan panduan koneksi pin untuk pin DEV_CLRn dan pin DEV_OE untuk menghindari kebingungan.

    Tetapi Anda juga dapat mengikat pin DEV_CLRn dan pin DEV_OE ke VCCIO atau membiarkan pin ini tidak terhubung selama opsi Aktifkan pengaturan ulang di seluruh perangkat (DEV_CLRn) opsi Aktifkan output di seluruh perangkat (DEV_OE) dinonaktifkan dan tidak digunakan sebagai pin I/O pengguna.  Saat Anda membiarkan pin DEV_CLRn dan pin DEV_OE tidak terhubung, atur pin ini untuk memasukkan tri-state dengan pull-up yang lemah disarankan.

     

    Resolusi

    Lihat dokumen, Intel® MAX® Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.