ID Artikel: 000074968 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 07/10/2020

Mengapa sinyal mgmt_waitrequest dari Reconfig Intel FPGA IOPLL tidak bertingkah seperti yang diharapkan saat melakukan Dynamic Phase Shift pada Intel® Stratix® 10 FPGA dan Intel Agilex® 7 perangkat?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah yang diketahui di Intel® Quartus® Prime Edisi Pro Software versi 19.4 dan sebelumnya, output sinyal mgmt_waitrequest dari Intel FPGA Rekonfigurasi IOPLL di Intel Stratix® 10 perangkat dan Intel Agilex® 7 perangkat akan beroperasi dengan cara yang berlawanan dengan yang dijelaskan dalam Panduan Pengguna Intel® Stratix® Clocking dan PLL 10 serta Panduan Pengguna Intel Agilex® Clocking dan PLL dengan cara menghapuskan ketika Dynamic Phase Shift (DPS) diminta dan menegaskan setelah selesai.

     

     

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.2.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.