ID Artikel: 000075004 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/01/2019

Mengapa beberapa pin GPIO menjadi rendah selama pemrograman JIC di perangkat Cyclone® V SoC?

Lingkungan

  • Intel® Quartus® Prime Edisi Lite
  • Intel® Quartus® Prime Edisi Standard
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada citra SFL default pabrik di Perangkat Lunak Quartus® Prime, beberapa pin I/O tujuan umum (GPIO) menjadi rendah saat memprogram perangkat konfigurasi serial dengan file konfigurasi tidak langsung JTAG (.jic) dalam varian perangkat Cyclone® V SoC berikut:

    • Cyclone V SE - Kode Anggota A5, Paket F896 (31mm)
    • Cyclone V SX - Kode Anggota C5, Paket F896 (31mm)
    • Cyclone V ST - Kode Anggota D5, Paket F896 (31mm)
    Resolusi

    Untuk mengatasi masalah ini, ganti gambar SFL default pabrik asli untuk perangkat yang terpengaruh dengan gambar yang diperbaiki dengan melakukan langkah-langkah berikut.

    1. Unduh file berikut dan unzip . Anda dapat menemukan gambar SFL default yang diperbaiki, sfl_enhanced_01_02d120dd.sof.
    2. Buka lokasi gambar SFL default pabrik direktori.
      • Perangkat Lunak Quartus® Prime: <instal direktori>/quartus/common/devinfo/programmer
      • Programmer Perangkat Lunak Quartus® Prime yang berdiri sendiri: <instal direktori>/qprogrammer/common/devinfo/programmer
    3. Temukan sfl_enhanced_01_02d120dd.sof di direktori dan ganti dengan gambar SFL yang dikoreksi.

    Masalah ini telah diperbaiki sejak Perangkat Lunak Quartus® Prime Pro Edition versi 19.1. Namun, Perangkat Lunak Quartus® Prime Standard Edition masih terpengaruh oleh masalah ini. Gunakan solusi di atas ketika Quartus® Prime Standard Edition digunakan atau gunakan alat Quartus® Prime Pro Edition Programmer versi 19.1 dan yang lebih baru sebagai gantinya. Perangkat Lunak Quartus® Prime Standard Edition akan ditingkatkan di versi mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.