ID Artikel: 000075004 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/01/2019

Mengapa beberapa pin GPIO drive rendah selama pemrograman JIC di perangkat SoC V Cyclone®?

Lingkungan

  • Intel® Quartus® Prime Edisi Lite
  • Intel® Quartus® Prime Edisi Standard
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada citra SFL bawaan pabrik di Intel® Quartus® Prime Software, beberapa pin I/O (GPIO) tujuan umum drive rendah saat memprogram perangkat konfigurasi serial dengan file konfigurasi tidak langsung (.jic) JTAG pada varian perangkat Cyclone® V SoC berikut:

    • Cyclone V SE - Kode Member A5, Paket F896 (31 mm)
    • Cyclone V SX - Kode Anggota C5, Paket F896 (31 mm)
    • Cyclone V ST - Kode Anggota D5, Paket F896 (31 mm)
    Resolusi

    Untuk mengatasi masalah ini, ganti citra SFL bawaan pabrik asli untuk perangkat yang terkena dengan gambar yang dikoreksi dengan melakukan langkah-langkah berikut.

    1. Download file berikut dan Unzip Itu.  Anda dapat menemukan gambar SFL bawaan yang dikoreksi, sfl_enhanced_01_02d120dd.sof.
    2. Terbuka lokasi gambar SFL bawaan pabrik direktori.
      • Perangkat Lunak Intel Quartus Prime: direktori /quartus/common/devinfo/programmer
      • Programmer Perangkat Lunak Intel Quartus Prime mandiri: direktori /qprogrammer/common/devinfo/programmer
    3. Temukan sfl_enhanced_01_02d120dd.sof di direktori dan ganti dengan gambar SFL yang dikoreksi.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.