ID Artikel: 000075010 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/02/2019

Mengapa IOPLL pada Intel® Arria®10 FPGAs menyala dengan clock output yang salah ketika rekonfigurasi dinamis diaktifkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • IOPLL Reconfig Intel® FPGA IP
  • IOPLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam beberapa kasus, karena kondisi balapan pada daya, IOPLL di Intel® Arria® 10 perangkat mungkin dimulai dengan frekuensi clock output yang salah atau siklus tugas yang salah atau gagal mencapai penguncian saat rekonfigurasi dinamis diaktifkan.

    Resolusi

    Untuk mengatasi hal ini, jalankan port input 'mgmt_clk' dari inti Intel® FPGA IP Konfigurasi Ulang IOPLL dari port output 'outclk' dari Intel FPGA IP Rekonfigurasi IOPLL lain dan sinkronkan mgmt_reset dengan clock ini. Ini memastikan clock ke Rekonfigurasi IOPLL Intel FPGA IP inti tidak beralih pada daya dan memungkinkan IOPLL untuk mendukung parameter yang benar.

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.