ID Artikel: 000075066 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 29/08/2012

Galat Internal: Sub-sistem: SUT, File: /quartus/neto/sut/sut_delay_util_helper.cpp, Baris: 4158

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini mungkin terlihat di versi perangkat lunak Quartus® II 10.0 dan 10.0 SP1 jika Anda menargetkan perangkat Cyclone® IV dan Anda mengaktifkan Penulis Daftar Net EDA untuk menghasilkan netlist simulasi. Galat ini dipicu ketika berkas Output Format Tunda Standar (.sdo) dihasilkan.

Untuk mengatasi masalah ini, nonaktifkan EDA Netlist Writer dari menghasilkan berkas (.sdo) dengan mengikuti langkah-langkah berikut:

  1. Pada menu Tugas, pilih Pengaturan.
  2. Dalam kotak dialog Pengaturan, perluas kategori Pengaturan Alat EDA.
  3. Klik Simulasi.
  4. Klik Pengaturan Penulis Netlist EDA Lainnya.
  5. Pilih opsi Menghasilkan netlist hanya untuk simulasi fungsi.
  6. Ubah pengaturan ke Aktif.
Resolusi

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Intel® Quartus® II versi 10.1.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Cyclone® IV GX FPGA
Cyclone® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.