Antarmuka I/O LVDS Kecepatan Tinggi Intel® Stratix® 10 FPGA dapat diatur ke kecepatan data atau pergeseran fase yang berbeda, tetapi hanya jika opsi Gunakan PLL Eksternal dipilih di editor parameter inti LVDS SERDES Intel® FPGA IP. Jika opsi ini tidak dipilih, mengubah laju data atau pergeseran fase dapat menyebabkan sirkuit Dynamic Phase Alignment (DPA) gagal terkunci, bahkan jika urutan reset dan inisialisasi yang benar diikuti.
Untuk informasi lebih lanjut tentang mode Gunakan PLL Eksternal , lihat Intel® Stratix® 10 Panduan Pengguna LVDS I/O Berkecepatan Tinggi, bagian 3.1.7 ,
Untuk informasi lebih lanjut tentang urutan reset dan inisialisasi, lihat Intel® Stratix® 10 Panduan Pengguna LVDS I/O Berkecepatan Tinggi, bagian 4.2.2.