ID Artikel: 000075101 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/12/2019

Dapatkah antarmuka I/O LVDS Kecepatan Tinggi Intel® Stratix® 10 FPGA diatur secara dinamis ke kecepatan data atau pergeseran fase yang berbeda?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Antarmuka I/O LVDS Kecepatan Tinggi Intel® Stratix® 10 FPGA dapat diatur ke kecepatan data atau pergeseran fase yang berbeda, tetapi hanya jika opsi Gunakan PLL Eksternal dipilih di editor parameter inti LVDS SERDES Intel® FPGA IP. Jika opsi ini tidak dipilih, mengubah laju data atau pergeseran fase dapat menyebabkan sirkuit Dynamic Phase Alignment (DPA) gagal terkunci, bahkan jika urutan reset dan inisialisasi yang benar diikuti.

     

    Resolusi

    Untuk informasi lebih lanjut tentang mode Gunakan PLL Eksternal , lihat Intel® Stratix® 10 Panduan Pengguna LVDS I/O Berkecepatan Tinggi, bagian 3.1.7 ,

    Untuk informasi lebih lanjut tentang urutan reset dan inisialisasi, lihat Intel® Stratix® 10 Panduan Pengguna LVDS I/O Berkecepatan Tinggi, bagian 4.2.2.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.