Saat memperluas pesan galat di atas pada perangkat lunak Quartus® II, Anda mungkin mendapatkan pesan galat berikut saat menargetkan perangkat Stratix® V, Arria® V, dan Cyclone® V:
Galat (177020): Pin input clock referensi PLL < nama <pin> tidak ditempatkan di pin input khusus yang dapat mencapai nama PLL <PLL fraksional>
Pasangan pesan galat ini dihasilkan ketika mencoba untuk secara langsung memberi PLL pecahan dengan pin CLKn.
Tempatkan clock contol block (megafungsi ALTCLKCTRL) antara pin CLKn dan port input PLL seperti yang ditunjukkan pada contoh di bawah ini:
Contoh: