ID Artikel: 000075124 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 21/12/2012

Galat (175001): Tidak dapat menempatkan PLL pecahan <pll name=""></pll>

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat memperluas pesan galat di atas pada perangkat lunak Quartus® II, Anda mungkin mendapatkan pesan galat berikut saat menargetkan perangkat Stratix® V, Arria® V, dan Cyclone® V:

    Galat (177020): Pin input clock referensi PLL < nama <pin> tidak ditempatkan di pin input khusus yang dapat mencapai nama PLL <PLL fraksional>

    Pasangan pesan galat ini dihasilkan ketika mencoba untuk secara langsung memberi PLL pecahan dengan pin CLKn.

    Resolusi

    Tempatkan clock contol block (megafungsi ALTCLKCTRL) antara pin CLKn dan port input PLL seperti yang ditunjukkan pada contoh di bawah ini:

    Contoh:

    Figure 1

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V GT FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.