ID Artikel: 000075135 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/09/2012

Mengapa tautan PCI Express Gen1/2 Stratix V saya gagal dilatih dengan benar?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena pengaturan PMA non-optimal untuk desain Gen1 dan Gen2 di inti hard IP PCI Express® V Stratix®, Anda mungkin mengalami masalah dengan tautan PCI Express Anda yang gagal melatih dengan benar ke status L0, dan sebaliknya dapat mengamati bahwa LTSSM beralih antara 0,1,1,2,4,0,1,2,4....

Resolusi

Masalah ini telah diperbaiki di perangkat lunak Quartus® II versi 12.0 DP2 dan yang lebih baru.  Lihat tautan berikut untuk instruksi untuk menginstal Device Patch (DP):

http://www.altera.com/support/kdb/solutions/rd06202012_726.html

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® V GX FPGA
Stratix® V GT FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.