ID Artikel: 000075146 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 16/10/2015

Bagaimana parameter bandwidth PLL fraksional diatur ke "tinggi" dalam kalkulator rekonfigurasi PLL untuk perangkat Stratix® V, Arria® V, atau Cyclone® V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam kalkulator konfigurasi ulang phase-locked loop (PLL) untuk perangkat Stratix® V, Arria® V, atau Cyclone® V, pengaturan bandwidth PLL fraksional diperbaiki menjadi "rendah". Tidak mungkin untuk memodifikasi pengaturan bandwidth dalam kalkulator karena spesifikasi gangguan dalam lembar data hanya mencakup PLL pecahan dengan bandwidth rendah.

Resolusi

Jika Anda perlu mengonfigurasi ulang pengaturan bandwidth PLL fraksional Anda ke "tinggi", hubungi editor parameter PLL Intel FPGA IP, dan masukkan pengaturan bandwidth bersama dengan pengaturan penghitung yang diperlukan. Buat berkas MIF dan cari pengaturan bit pada berkas MIF ini.

Produk Terkait

Artikel ini berlaku untuk 14 produk

Stratix® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Cyclone® V GX FPGA
Cyclone® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.