Dalam kalkulator konfigurasi ulang phase-locked loop (PLL) untuk perangkat Stratix® V, Arria® V, atau Cyclone® V, pengaturan bandwidth PLL fraksional diperbaiki menjadi "rendah". Tidak mungkin untuk memodifikasi pengaturan bandwidth dalam kalkulator karena spesifikasi gangguan dalam lembar data hanya mencakup PLL pecahan dengan bandwidth rendah.
Jika Anda perlu mengonfigurasi ulang pengaturan bandwidth PLL fraksional Anda ke "tinggi", hubungi editor parameter PLL Intel FPGA IP, dan masukkan pengaturan bandwidth bersama dengan pengaturan penghitung yang diperlukan. Buat berkas MIF dan cari pengaturan bit pada berkas MIF ini.