Elemen I/O (IOE) mendaftar di seri Stratix® dan Cyclone® perangkat termasuk sinyal clear (sclr) yang sinkron, tetapi tidak ada opsi dalam perangkat lunak Quartus® II untuk menggunakan sinyal sclr ini. Misalnya, ketika Anda menerapkan opsi logika Register Output Cepat ke register output, perangkat lunak Quartus II menempatkan register ini ke IOE, tetapi sinyal sclr register IOE tidak digunakan. Perangkat lunak Quartus II menggunakan elemen logika (LE) untuk mengimplementasikan fungsionalitas yang jelas sinkron dengan GERBANG DAN pada sinyal yang jelas dan sinyal data.
Untuk memanfaatkan sinyal yang jelas sinkron, instantiate DFFEAS primitif dalam desain Anda dan hubungkan sinyal sclr secara tepat, seperti yang ditunjukkan dalam contoh berikut:
module dff_with_sclr_packable_in_io (input d, clk, sclr, output q);
dffeas my_packable_dff (.d(d), .clk(clk), .sclr(sclr), .q(q));
endmodule
Secara bawaan register ini ditempatkan di inti perangkat, tetapi jika Anda menerapkan penetapan Register Input Cepat atau Register Output Cepat, register dikemas ke dalam elemen I/O dan menggunakan perangkat keras khusus sclr.
Untuk informasi lebih lanjut tentang primitif tingkat rendah seperti DFFEAS, lihat Designing With Low-Level Primitives User Guide (PDF).