ID Artikel: 000075210 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya tidak dapat menetapkan input 3,3 V ke bank dengan VCCIO yang terhubung ke 2,5 V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Standar LVTTL 3.3-V dan 3.3-V LVCMOS mendukung VCCIO yang terhubung ke 3,3 V, 3.0 V, atau 2,5 V untuk operasi input pada rangkaian perangkat Arria® V dan Stratix® V.

    Dalam versi 11.0 dan 11.1 dari perangkat lunak Quartus® II, menetapkan pin dengan standar yang mengharuskan VCCIO terhubung ke 2,5 V (seperti keluaran 2,5 V) dan input 3.3-V LVCMOS/LVTTL akan menyebabkan kesalahan yang lebih bugar.

    Resolusi

    Buat penetapan standar I/O 2,5 V untuk input yang memerlukan standar 3.3-V LVCMOS/LVTTL.

    Spesifikasi input standar 2,5 V sama dengan spesifikasi 3.3-V kecuali bahwa Vil adalah 0,7 V, bukan 0,8 V.  Lihat lembar data perangkat berikut untuk informasi lebih lanjut tentang ambang batas tegangan input:

    Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Stratix® V GS FPGA
    Arria® V GX FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.