ID Artikel: 000075232 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 15/10/2014

Galat Internal pada Chip Planner/LogicLock selama Kompilasi EMIF/PHYLite

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda menggunakan perangkat lunak Quartus II Arria 10 Edition v13.1 untuk mengkompilasi desain yang berisi antarmuka memori eksternal (EMIF) atau antarmuka PHYLite, pesan galat berikut mungkin muncul:

    Galat Internal: Sub-sistem: CPLL, File: /quartus/periph/cpll/refclk_gen6_param_util.cpp, Baris: 113

    mulai: 1, akhir: 2, driver: 4

    Resolusi

    Tempatkan pin clock referensi dan satu EMIF atau PHYLite I/O pin dalam IO_BANK yang sama.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.