ID Artikel: 000075245 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/02/2014

Mengapa simulasi Cadence* NCSIM* Arria® V PCIe* saya gagal menyelesaikan macet di L0 dan waktu habis?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Avalon-MM Arria® V Hard IP untuk PCI Express* Intel® FPGA IP
  • Avalon-MM Arria® V GZ Hard IP for PCI Express* Intel® FPGA IP
  • V-Series Avalon-MM DMA untuk PCI Express*
  • Arria® V Hard IP untuk PCI Express* Intel® FPGA IP
  • Arria® V GZ Hard IP for PCI Express* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah saat menyimulasikan Arria® V Hard IP untuk PCI* Express* menggunakan Cadence* NCSim* dalam Quartus® II versi 13.0SP1, model simulasi harus diperbarui.

    Resolusi

    File yang diperbarui dapat ditemukan di NewArriaVModelFiles.zip dan mengganti berkas yang ada di lokasi:

    < versi Quartus Anda>\quartus\eda\sim_lib\cadence

    Masalah ini telah diperbaiki mulai pada Quartus® II versi 14.0.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.