ID Artikel: 000075258 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa penugasan Synchronizer Identification untuk kontroler QDRII berbasis UniPHY diabaikan oleh yang lebih bugar?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin menemukan laporan berikut di bagian Tugas yang Diabaikan pada laporan Pas saat Anda membangun kontroler QDRII dengan UniPHY dalam desain Anda.

Nama: Identifikasi Synchronizer
Entitas yang Diabaikan: qdrii_ctl_read_datapath
Nilai Abaikan: FORCED_IF_ASYNCHRONOUS
Sumber yang Diabaikan: Pengkompilasi atau Penugasan HDL

Hal ini dilaporkan karena HDL Assginment diabaikan selama Synthesis.
Anda harus mengaktifkan Sintesis Yang Didorong Waktu dalam Pengaturan Analisis & Sintesis untuk menghapus laporan ini.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.