ID Artikel: 000075311 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/10/2013

Apakah penyesuaian kontrol fase clock lanjutan dalam HPS DDR3 berfungsi?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Anda mungkin melihat pengaturan kontrol fase clock lanjutan di tab Pengaturan HPS GUI PHY. Mengubah nilai fase tidak berpengaruh pada fase clock keluaran PLL.
    Resolusi Penyesuaian kontrol fase clock lanjutan akan dihapus dalam versi Quartus di masa mendatang® Perangkat lunak II.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Cyclone® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.