Masalah Kritis
Masalah ini memengaruhi produk DDR2 dan DDR3.
Desain DDR2 dan DDR3 menggunakan kontroler memori keras aktif perangkat V Arria atau Cyclone V mungkin tidak mendekati waktu.
Berikut adalah kemungkinan penanganan masalah untuk masalah ini:
Penanganan Masalah Satu:
Tambahkan jalur palsu berikut ke berkas SDC UniPHY (submodules/<core_name>_p0.sdc):
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
Jalur di atas adalah transfer keras yang akan berfungsi dengan benar. Memotong jalur ini sidesteps model tunda yang salah.
Penanganan Masalah Dua:
Untuk mengurangi frekuensi domain clock sequencer (clock_pll_avl_clk),
buka submodules/<core_name>_p0_parameters.tcl masuk
editor teks dan meningkatkan satu digit paling signifikan dari ::GLOBAL_dut_if0_p0_pll_div(5).
Misalnya, ubah hal berikut:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
hingga berikut ini:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
Buka submodule/_pll0.sv dalam editor teks dan ubah nilai PLL_NIOS_CLK_FREQ_STR agar cocok dengan yang sebelumnya Langkah.
Misalnya, ubah hal berikut:
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
hingga berikut ini:
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
Masalah ini akan diperbaiki di versi mendatang.