ID Artikel: 000075368 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/03/2017

Apakah ada masalah dalam varian VHDL dari 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core untuk perangkat Arria V atau Arria 10?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 1G 2.5G 5G 10G Multi-rate Ethernet PHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Ya, jika Anda instantiate 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core untuk perangkat Arria® V atau Arria® 10 dalam VHDL menghasilkan blok, ada masalah timing constraints file (.sdc).

    Batasan waktu yang diberikan oleh IP Core tidak valid, dan analisis waktu yang tepat tidak akan dilakukan.

     

    Resolusi

    Untuk mengatasi masalah ini, jangan gunakan blok hasil VHDL untuk menginteksi Core IP.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.