ID Artikel: 000075373 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/12/2017

Mengapa simulasi Stratix 10 JESD204B IP Example Design gagal saat menggunakan ModelSim SE versi 10.5c?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Simulasi desain contoh Intel® Stratix® 10 JESD204B yang dihasilkan di perangkat lunak Intel® Quartus® Prime versi 17.1.1 atau sebelumnya mungkin gagal saat simulasi pada resolusi 1ps usng ModelSim SE versi 10,5c.

    Resolusi

    Untuk mengatasi masalah ini, hapus resolusi 1ps dari command line vsim dengan menghapus '-t ps' dari perintah vsim di file modelsim do msim_setup.tcl.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.