ID Artikel: 000075379 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/12/2017

Mengapa Intel® Arria®10 Low Latency 10G MAC 1G/2.5G/10G (preset) Example Design menunjukkan kegagalan waktu?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Low Latency Ethernet 10G MAC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah optimisasi, ketika menggunakan 1G/2.5G/10G Arria® Desain Contoh MAC Ethernet Latensi Rendah 10, kegagalan pengaturan waktu mungkin terlihat antara PCS lunak ke transfer PCS keras 10G.

 

 

Resolusi

Untuk mengatasi kegagalan pengaturan waktu ini, kurangi batasan waktu transfer dari PCS lunak ke PCS keras 8G untuk memudahkan penutupan waktu pengaturan menggunakan batasan di bawah ini:

jika {![ string sama dengan "quartus_sta" $::TimeQuestInfo(nameofexecutable)] } {
set_min_delay -dari [get_keepers *|alt_mge16_phy_xcvr_term:*|tx_parallel_data_a10*] -hingga [get_keepers *|twentynm_pcs*:*|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg] -0,2ns
}

Masalah ini tidak dijadwalkan untuk diperbaiki dalam versi Intel® Quartus® Prime Edition Software di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.