ID Artikel: 000075385 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/06/2017

Mengapa simulasi JESD204B IP Core gagal ketika opsi transiver "Aktifkan Kontrol dan Daftar Status" diaktifkan?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda mengaktifkan opsi transiver Aktifkan Kontrol dan Status Register di IP JESD204B, simulasi inti IP akan gagal karena transceiver akan terjebak pada reset. Anda dapat mengamati dalam simulasi bahwa sinyal tx_serial_data/rx_serial_data, atau sinyal xcvr_rst_tx_ready/xcvr_rst_rx_ready terjebak pada 0.

Masalah ini memengaruhi IP JESD204B yang dihasilkan untuk Arria® 10 dan Stratix® 10 perangkat lunak edisi Quartus® Prime Standard dan Pro versi 17.0 atau sebelumnya.

Resolusi

Untuk mengatasi masalah ini, masukkan clock 100MHz - 125 MHz ke port reconfig_clk, dan tentukan urutan reset ke port reconfig_reset.

Atau, matikan opsi konfigurasi ulang transiver. Perhatikan bahwa testbench inti IP tidak melakukan operasi apa pun pada antarmuka konfigurasi ulang transiver.

Masalah ini dijadwalkan akan diperbaiki dalam versi perangkat lunak Quartus Prime di masa depan.

 

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Arria® 10 FPGA dan SoC FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.