ID Artikel: 000075389 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/10/2017

Mengapa downtrain lebar link PCIe Hard IP Cyclone® 10 GX?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Ketika Intel® Cyclone® 10 GX PCIe Hard IP core menerima urutan pelatihan TS2 selama status Polling.Config, inversi polaritas jalur otomatis tidak terjamin. Tautan mungkin melatih ke lebar tautan yang lebih kecil dari yang diharapkan atau mungkin tidak berhasil berlatih. Hal ini dapat memengaruhi konfigurasi dengan kecepatan dan lebar PCIe apa pun.

    Inversi polaritas jalur otomatis didukung ketika Cyclone PCIe Hard IP 10 GX menerima urutan pelatihan TS1 selama status Polling.Active.

    Resolusi

    Untuk sistem tertutup di mana Anda mengontrol kedua ujung tautan PCIe, rancang board tanpa inversi polaritas jalur antara Cyclone 10 GX PCIe Hard IP dan mitra tautan. Jika desain board sudah difinalisasi dengan inversi polaritas jalur, gunakan Automatic Lane Polarity Inversion Soft IP di Quartus® Prime versi 17.1 atau versi yang lebih baru.

    Untuk sistem terbuka di mana Anda tidak mengontrol kedua ujung tautan PCIe, gunakan solusi Automatic Lane Polarity Inversion Soft IP dalam Quartus® Prime versi 17.1 atau versi yang lebih baru. IP lunak ini tidak mendukung Gen1x1 Cyclone konfigurasi PCIe Hard IP 10 GX, Konfigurasi melalui protokol, atau mode IP Keras Otonom.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Cyclone® 10 GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.