Karena masalah di Intel® Quartus® Prime dan Prime Pro versi perangkat lunak 17.1.1 atau sebelumnya, IP JESD204B yang dihasilkan untuk Intel Cyclone® V, Arria® V, Stratix® V, Cyclone 10 GX, Arria 10 atau Stratix 10 perangkat mungkin menandai Lane Deskew Error yang salah (bit-4 dari Status Kesalahan RX 0) setelah inisialisasi ulang, karena jalur yang berbeda telah kehilangan keselarasannya di waktu yang berbeda, yang menyebabkan kesalahan palsu.
Untuk mengatasi hal ini, ikuti langkah-langkah di bawah ini untuk menghapus bit interupsi csr_lane_deskew_err setelah inisialisasi ulang.
1. Selalu nonaktifkan bit rx_err_reinit_en untuk deskew error untuk menghindari inisialisasi ulang yang tidak terbatas karena kesalahan deskew.
2. Abaikan galat deskew yang terjadi setelah inisialisasi ulang, karena ditandai secara palsu.
3. Ikuti langkah-langkah di bagian "Programmable RBD Offset" pada Panduan Pengguna Intel FPGA IP JESD204B untuk menghapus kesalahan nyata deskew yang terjadi setelah reset (bukan kesalahan deskew setelah inisialisasi ulang).
Tidak ada rencana untuk memperbaiki masalah ini di Intel FPGA IP JESD204B.