Mengapa desain contoh multi-rate yang dihasilkan secara dinamis dari Ethernet 10G MAC low Latency untuk Stratix 10 perangkat?

Karena masalah dengan Intel® Quartus® Prime versi 17.1, desain contoh multi-rate yang dihasilkan secara dinamis dari Ethernet 10G MAC Latensi Rendah akan gagal dalam kompilasi jika pengaturan "Tegangan Analog" diubah menjadi 1_1V dalam GUI desain contoh MAC 10G Ethernet Latensi Rendah.

Berikut adalah contoh varian desain multi-rate yang terpengaruh:

1. Desain Contoh Ethernet 10G USXGMII (Intel® Stratix® 10)
2. Desain Contoh Ethernet 10M/100M/1G/2.5G/10G (Stratix 10)
3. Ethernet 1G/2.5G dengan 1588 Example Design (Stratix 10)
4. Ethernet 1G/2.5G/10G dengan Desain Contoh 1588 (Stratix 10)

Untuk mengatasi masalah ini, luncurkan IP Parameter Editor IP berikut dari proyek desain contoh multi-rate yang dihasilkan, dan secara manual mengubah pengaturan untuk tegangan dukungan "VCCR_GXB dan VCCT_GXB untuk Transceiver" menjadi 1_1V.

1. Stratix 10 L-Tile/H-tile Transceiver fPLL (Buka file .ip yang terletak di \rtl\pll_fpll dan ubah pengaturannya)
2. Stratix Transceiver Transceiver 10 L-Tile/H-Tile ATX PLL (Buka file .ip yang terletak di \rtl\pll_atxpll dan ubah pengaturannya)
3. 1G/2.5G/5G/10G Multi-rate Ethernet PHY (Buka file .ip yang terletak di \rtl\phy dan ubah pengaturannya)

Masalah ini telah diperbaiki di Quartus Prime versi 17.1.1.