ID Artikel: 000075400 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/11/2017

Mengapa persyaratan peralihan fase coreclock yang tidak konsisten untuk Intel® Arria® 10 LVDS di buku panduan dan ringkasan IP GUI?

Lingkungan

  • ALTLVDS_TX
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena galat pada LVDS Qsys GUI, ini menunjukkan fase clock inti terjebak pada 0 derajat, sementara menurut Intel® Arria® 10 buku panduan, itu harus menjadi faktor 180/SERDES.

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Intel® Arria® 10 Core Fabric dan General Purpose I/Os Handbook versi 18.0.1

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.