ID Artikel: 000075401 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 19/09/2017

Galat(19300): DSP WYSIWYG primitif "dafloater_i|s10fpdsp_block_0|sp_mult" memiliki pengaturan clock "adder_input_clock" yang tidak diatur ke "none".

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Stratix® IP DSP Titik Apung Asli 10 di perangkat lunak Quartus® Prime Pro versi 17.1 Stratix 10 Edisi ES, Anda dapat mengamati kesalahan di atas selama kompilasi jika Anda menggunakan mode penggandaan.

    Resolusi

    Lakukan perubahan berikut di _altera_s10fpdsp_block_160_mdhrmmi.sv:

    Dari

    .adder_input_clock("0") //(baris 28)

    Untuk

    .adder_input_clock("NONE")

     

    Masalah ini telah diperbaiki mulai pada perangkat lunak rilis Quartus Prime Pro v17.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.