ID Artikel: 000075402 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/11/2017

Mengapa saya melihat kesalahan, atau menautkan pelatihan atau kegagalan perubahan kecepatan, pada Stratix 10 Hard IP untuk PCIe?

Lingkungan

    Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
    Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah dengan Intel® Stratix® 10 Hard IP untuk inti PCI* Express pada ubin ES1 dan ES2 L serta tbin ES1 H, Anda mungkin melihat hal berikut:

- Selama pelatihan tautan atau perubahan kecepatan, PCIe* Hard IP mungkin tidak menghubungkan hingga L0 atau mencapai kecepatan link target. Ketika tautan tidak muncul, LTSSM terjebak dalam status Deteksi atau Polling.

- Selama operasi normal dalam status L0, penerima dapat melaporkan galat.

Tingkat kemunculan untuk kedua peristiwa ini bervariasi tergantung pada karakteristik sistem/perangkat dan kondisi operasi.

 

Resolusi

Untuk mengatasi masalah ini pada ubin yang terkena, coba konfigurasi ulang FPGA.

Masalah ini telah diperbaiki pada Ubin L- dan H versi Produksi.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.