ID Artikel: 000075406 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/10/2017

Mengapa saya melihat port lvds_clk dan output loaden yang berlebihan saat menggunakan IOPLL IP untuk mode PLL eksternal LVDS?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    PLL
    IOPLL Intel® FPGA IP
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah di Intel® Quartus® Prime Software versi 17.1, generasi IP IOPLL untuk mode LVDS PLL eksternal menghasilkan dua port output lvds_clk dan loaden.

Jika opsi aktifkan LVDS_CLK/LOADEN0 aktif, RTL salah menyertakan lima port output.

 

 

Resolusi

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Prime Pro/Standard Edition Software versi 19.3.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Stratix® 10 GX FPGA
Intel® Stratix® 10 SX SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.