ID Artikel: 000075418 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/07/2018

Mengapa saya melihat pelanggaran waktu pada contoh desain HDMI Intel® Arria® 10 dan Intel® Cyclone® 10?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • HDMI* Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Saat Anda menghasilkan dan mengkompilasi contoh desain HDMI untuk Intel® Arria® 10 dan Intel® Cyclone® 10 FPGAs, Anda mungkin mengalami pelanggaran waktu karena persimpangan domain clock untuk jalur berikut:

    Dari Node:
    *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]

    Ke Node:
    *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]

    Resolusi

    Untuk mengatasi masalah ini, tambahkan batasan berikut ke berkas SDC:

    set_multicycle_path -end -setup -dari *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -ke *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2

    set_multicycle_path -end -hold -from *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -ke *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1

    Masalah ini telah diperbaiki mulai pada perangkat lunak Intel® Quartus® Prime versi 18.0.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.