ID Artikel: 000075429 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 20/05/2013

Galat (261003): Tidak dapat melanjutkan komunikasi JTAG yang mapan. Sambungkan kembali kabel dan perangkat komunikasi

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam perangkat lunak Quartus® II 12.1 SP1 dan sebelumnya, Anda mungkin melihat galat ini saat menjalankan SignalTap™ II Logic Analyzer. Masalah ini terjadi karena optimisasi jalur JTAG TDO yang salah. Masalah ini memengaruhi penargetan desain perangkat Stratix® V, Arria® V, dan Cyclone® V.

Resolusi

Untuk menghindari masalah ini, batasi jalur JTAG TDO dengan benar dan rekompilasi desain Anda. Untuk membatasi jalur JTAG TDO dengan benar, tambahkan batasan berikut ke berkas Synopsys Design Constraints (.sdc) Anda.

if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }

Masalah ini telah diperbaiki dan jalur dibatasi dengan benar dimulai dengan perangkat lunak Quartus II versi 13.0.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Arria® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.