Dalam versi perangkat lunak Quartus® II 6.1 hingga 7.1 SP1, ketika Anda menggunakan kompensasi sinkron sumber, perangkat lunak Quartus II secara otomatis mengatur penundaan input-ke-register IOE untuk bit jalur data yang dikompensasi menjadi "0". Namun, pengaturan bawaan untuk penundaan input-ke-register IOE untuk bit lainnya di bus data adalah pengaturan maksimum. Dengan demikian, bit yang dikompensasi memiliki keterlambatan waktu yang berbeda dari bus lainnya.
Untuk melihat apakah Anda terpengaruh oleh masalah ini, periksa pengaturan penundaan dalam laporan Kompilasi. Di bawah Lebih Bugar, di Bagian Sumber Daya, buka Ringkasan Delay Chain. Verifikasi bahwa penundaan untuk setiap bit di bus diatur ke "0". Jika pengaturan penundaan bukan nol, gunakan Editor Penugasan untuk mengatur "Penundaan Input dari Pin ke Register Input" ke "0" untuk semua bit bus yang terpengaruh yang di-clock oleh PLL dalam mode kompensasi sinkron sumber.
Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 7.2. Kompensasi sinkron sumber PLL berlaku untuk semua input yang diberi makan oleh keluaran PLL yang dikompensasi dan Anda tidak perlu mengubah pengaturan penundaan input-ke-register.