Dapatkah saya mengaktifkan berbagi clock kontroler multikontrol dalam Kontroler Memori Performa Tinggi berbasis ALTMEMPHY untuk perangkat Cyclone® III dan Cyclone® IV?

Opsi berbagi clock multiple controller memungkinkan pengontrol untuk berbagi clock PHY statis antara beberapa kontroler yang berjalan pada frekuensi yang sama dan harus berbagi clock referensi phase-locked loop (PLL) yang sama.

Namun, ada batasan jika Anda ingin mengaktifkan fitur ini pada Cyclone® III dan Cyclone Rangkaian perangkat IV.

1. Untuk desain dengan dua instans ALTMEMPHY, dua PLL masih akan digunakan.
   Hal ini dijelaskan dalam artikel knowlegde berikut:
   Dapatkah saya membagikan satu PLL untuk dua instans ALTMEMPHY dalam desain saya?
   
2. Untuk kontroler memori berbasis ALTMEMPHY, PLL harus diberi makan pada pin input khusus yang dikompensasi penuh untuk mengurangi Gangguan dan ini adalah salah satu asumsi model waktu untuk PLL dan jaringan clock.
   
   "Sinyal clock input referensi ke PLL harus didorong oleh pin input clock khusus yang terletak di dekat PLL, atau dari sinyal keluaran clock dari PLL yang berdekatan. Untuk meminimalkan gangguan clock output, pin clock input referensi ke ALTMEMPHY PLL tidak boleh dialihkan melalui inti menggunakan jaringan clock global atau regional."
   
3. perangkat Cyclone III dan Cyclone IV tidak memiliki input clock khusus yang dikompensasi sepenuhnya yang dapat memberi makan dua PLL.

Jaringan clock PLL tersebut hanya tersedia pada Arria® II GX, Stratix® III, dan rangkaian perangkat IV Stratix®.

perangkat Arria II GX
- CLK[8.11] untuk PLL_5 dan PLL_6

perangkat IV Stratix III, Stratix
- CLK[0.3] untuk PLL_L2 dan PLL_L3
- CLK[4.7] untuk PLL_B1 dan PLL_B2
- CLK[8.11] untuk PLL_R2 dan PLL_R3
- CLK[12.15] untuk PLL_T1 dan PLL_T2

Untuk alasan ini, berbagi clock multikontrol tidak boleh digunakan pada Cyclone III dan Cyclone Rangkaian perangkat IV.

Pertimbangkan untuk memiliki input clock terpisah untuk setiap kontroler memori pada Cyclone III dan perangkat Cyclone IV.