ID Artikel: 000075516 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/03/2021

Mengapa IP streaming Avalon® L-/H-Tile untuk PCI Express menghasilkan gangguan MSI ketika bit msi_enable dari Register Kontrol Pesan MSI atau bit Bus Master Enable dari PCI Command Register tidak dinyatakan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    L-/H-Tile Avalon® IP streaming PCI Express tidak memeriksa status baik bit MSI Enable dari MSI Message Control Register atau Bus Master Enable bit dari PCI Command Register, dan akan menghasilkan Dword Memory Write TLP tunggal untuk memberi sinyal MSI menginterupsi tautan PCI Express setiap kali sinyal app_msi_req ditegaskan.

    Resolusi

    Untuk mengatasi masalah ini, logika aplikasi pengguna harus memvalidasi status bit MSI Enable and Bus Master Enable sebelum menegaskan sinyal app_msi_req .

    Informasi ini telah ditambahkan ke rilis 2021.09.17 dari IP Streaming Avalon® Streaming dan Virtualisasi I/O Root Tunggal (SR-IOV) 2021.09.17 untuk Panduan Pengguna PCI Express.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.