L-/H-Tile Avalon® IP streaming PCI Express tidak memeriksa status baik bit MSI Enable dari MSI Message Control Register atau Bus Master Enable bit dari PCI Command Register, dan akan menghasilkan Dword Memory Write TLP tunggal untuk memberi sinyal MSI menginterupsi tautan PCI Express setiap kali sinyal app_msi_req ditegaskan.
Untuk mengatasi masalah ini, logika aplikasi pengguna harus memvalidasi status bit MSI Enable and Bus Master Enable sebelum menegaskan sinyal app_msi_req .
Informasi ini telah ditambahkan ke rilis 2021.09.17 dari IP Streaming Avalon® Streaming dan Virtualisasi I/O Root Tunggal (SR-IOV) 2021.09.17 untuk Panduan Pengguna PCI Express.