ID Artikel: 000075517 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/08/2021

Mengapa INTEL® FPGA P-Tile Avalon® Streaming IP untuk Contoh Desain PCI Express* dalam konfigurasi Gen3, waktu pengaturan gagal pada xcvr_reconfig_clk?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Pro Edition Software versi 21.2, Intel® FPGA P-Tile Avalon® Streaming IP untuk Contoh Desain PCI Express* dalam konfigurasi Gen3 gagal xcvr_reconfig_clk pengaturan waktu saat Kit Peralatan Debug Tile P diaktifkan.
    Pelanggaran waktu tidak memengaruhi hasil Kit Peralatan Debug P-Tile.

    Resolusi

    Patch tersedia untuk memperbaiki masalah ini pada perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.2.
    Unduh dan instal Patch 0.23 dari tautan yang sesuai di bawah ini.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.3.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri F

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.