Dalam Stratix® IV Hard IP untuk PCI Express®, beberapa konfigurasi memungkinkanpld_clk untuk didorong dari PLL yang, pada gilirannya, berasal dari coreclkout_hip. Implementasi ini tidak didukung saat menggunakan Stratix V Hard IP.
Untuk Stratix V, hubungkan pld_clk Untuk coreclkout_hip seperti yang ditunjukkan dalam tabel Implementasi Clock Signals Hard IP pada bagian Clock Signals pada Stratix V Hard IP untuk Panduan Pengguna PCI Express.