ID Artikel: 000075518 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 10/10/2014

Bagaimana cara menghubungkan coreclkout_hip ke pld_clk pada Stratix V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam Stratix® IV Hard IP untuk PCI Express®, beberapa konfigurasi memungkinkanpld_clk untuk didorong dari PLL yang, pada gilirannya, berasal dari coreclkout_hip.  Implementasi ini tidak didukung saat menggunakan Stratix V Hard IP.

Resolusi

Untuk Stratix V, hubungkan pld_clk Untuk coreclkout_hip seperti yang ditunjukkan dalam tabel Implementasi Clock Signals Hard IP pada bagian Clock Signals pada Stratix V Hard IP untuk Panduan Pengguna PCI Express.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.