ID Artikel: 000075542 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/03/2021

Apa definisi bit yang benar dari sinyal manajemen daya pm_state_o[2:0] saat menggunakan Intel® FPGA P-Tile Avalon® Streaming IP untuk PCIe Express*?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Sinyal pm_state_o[2:0] menunjukkan keadaan daya saat ini dari INTEL® FPGA P-Tile Avalon® Streaming IP untuk PCIe Express*

    Definisi yang benar ditunjukkan di bawah ini:

    3'b000 = L0 atau IDLE

    3'b001 = L0s

    3'b010 = L1

    3'b011 = L2

    3'b100 = L3

    Informasi ini salah pada 2020.12.14 dan versi panduan pengguna sebelumnya.

    Resolusi

    Informasi ini telah disertakan dalam versi 2021.02.18 dari Intel® FPGA P-Tile Avalon® Streaming IP untuk dokumentasi panduan pengguna PCIe Express*

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.