ID Artikel: 000075554 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apa perilaku simulasi untuk rx_phase_comp_fifo_error ketika ada perbedaan antara frekuensi clock baca dan tulis di perangkat Cyclone® IV GX?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam simulasi, sinyal rx_phase_comp_fifo_error untuk perangkat Cyclone® IV GX akan menegaskan ketika ada perbedaan frekuensi antara clock baca dan tulis fase kompensasi FIFO. Setelah dikukuhkan, rx_phase_comp_fifo_error akan tetap dikukuhkan hingga rx_digital_reset dinyatakan.

Namun, jika clock baca tidak beralih ke bench pengujian simulasi, sinyal rx_phase_comp_fifo_error tidak akan menegaskan. Ini tidak cocok dengan perilaku perangkat yang sebenarnya ketika rx_phase_comp_fifo_error akan menegaskan jika clock baca tidak berubah.

Resolusi

N/A

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® IV GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.