ID Artikel: 000075564 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 29/08/2012

Bagaimana cara menangani port input cfglink2csrpld dari SV PCIe HIP?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Port cfglink2csrpld adalah port yang tidak diinginkan dalam berkas variasi HIP. Dalam panduan pengguna PCIe SV, tidak ada deskripsi apa pun terkait sinyal ini.

     

    Resolusi

    Anda dapat menghubungkan port cfglink2csrpld ke "0" dalam desain Anda. Port ini akan dihapus dalam Quartus II 12.0.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.