ID Artikel: 000075569 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 03/03/2015

Bagaimana cara mengatasi pelanggaran waktu penahanan untuk jalur tempat register tujuan diterapkan di dalam blok DSP khusus di perangkat Arria® V?

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, Anda mungkin melihat pelanggaran penahanan dalam desain Arria® V untuk jalur di mana register sumber diimplementasikan menggunakan register inti standar dan register tujuan diterapkan sebagai register input DSP khusus.

    Resolusi

    Untuk mengatasi masalah ini, overconstrain persyaratan penahanan selama proses pemasangan dengan menambahkan kendala ini ke berkas Synopsys Design Constraints (.sdc) Anda:

    if {($::quartus(nameofexecutable) == "quartus_map") || ($::quartus(nameofexecutable) == "quartus_fit")} {
    set_min_delay -dari [get_keepers {<sourece register>}] -ke [get_keepers {<destination register>}] 0.1
    }

    Jika pelanggaran yang Anda lihat lebih besar dari 100 ps, maka nilai over-constraint dapat ditingkatkan.

    Masalah ini telah diperbaiki mulai perangkat lunak Quartus® II versi 13.1.2

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.