Karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, Anda mungkin melihat pelanggaran penahanan dalam desain Arria® V untuk jalur di mana register sumber diimplementasikan menggunakan register inti standar dan register tujuan diterapkan sebagai register input DSP khusus.
Untuk mengatasi masalah ini, overconstrain persyaratan penahanan selama proses pemasangan dengan menambahkan kendala ini ke berkas Synopsys Design Constraints (.sdc) Anda:
if {($::quartus(nameofexecutable) == "quartus_map") || ($::quartus(nameofexecutable) == "quartus_fit")} {
set_min_delay -dari [get_keepers {<sourece register>}] -ke [get_keepers {<destination register>}] 0.1
}
Jika pelanggaran yang Anda lihat lebih besar dari 100 ps, maka nilai over-constraint dapat ditingkatkan.
Masalah ini telah diperbaiki mulai perangkat lunak Quartus® II versi 13.1.2