ID Artikel: 000075585 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/04/2021

Mengapa portofolio FPGA Intel Agilex® 7 Kit gagal menautkan kereta dalam sistem PCIe* Gen3 dengan benar?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Portofolio Intel Agilex® 7 FPGA Development Kit memiliki (SW7.1) posisi bawaan yang diatur ke ON. Mode SRIS.

Hal ini dapat menyebabkan masalah ketidakstabilan tautan PCIe*, terutama pada sistem Gen3 yang lebih lama.

 

 

 

 

 

 

Resolusi

Untuk mengatasi masalah potensial ini, atur SW7.1 ke posisi OFF (arsitektur Common Refclk), terutama saat menggunakan kartu di sistem Gen3 yang lebih lama.

Produk Terkait

Artikel ini berlaku untuk 2 produk

FPGA dan SoC FPGA Intel® Agilex™ Seri F
Kit Pengembangan Intel® Agilex™ Seri F

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.