ID Artikel: 000075587 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/07/2021

Mengapa contoh desain R-Tile Avalon® Streaming Intel® FPGA IP untuk PCI Express menggunakan standar I/O CML pada pin input clock referensi PCI Express?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • contoh-desain-komponen
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam Intel® FPGA IP Streaming Avalon® R-Tile untuk contoh desain PCI Express, standar I/O default untuk pin input clock referensi PCI Express adalah CML.

    Resolusi

    Menurut Spesifikasi Dasar PCI Express dan Panduan Koneksi Pin Rangkaian Perangkat Intel Agilex®, pin input clock referensi harus diatur ke standar I/O HCSL.

    Masalah ini telah diperbaiki di Intel® Quartus® Prime Pro Edition Software 21.3.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri I

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.