Karena masalah dalam Intel® FPGA IP Streaming Avalon® R-Tile untuk contoh desain PCI Express, standar I/O default untuk pin input clock referensi PCI Express adalah CML.
Menurut Spesifikasi Dasar PCI Express dan Panduan Koneksi Pin Rangkaian Perangkat Intel Agilex®, pin input clock referensi harus diatur ke standar I/O HCSL.
Masalah ini telah diperbaiki di Intel® Quartus® Prime Pro Edition Software 21.3.