Mengapa saya perlu melakukan Upgrade Intel® FPGA IP IOPLL di Contoh Desain Intel® FPGA IP Ethernet Kecepatan Tiga Tile 10 Intel® Stratix®?

Karena masalah di Intel® Quartus® Prime Edisi Pro Software versi 21.2, Anda mungkin melihat Intel® FPGA IP IOPLL tidak berhasil ditingkatkan di Ethernet Kecepatan Tiga Kecepatan Intel® FPGA IP MAC Ethernet 10/100/1000 MB (Tanpa Fifoless) dengan PCS IEEE1588v2 dan 2XTBI dengan Contoh Desain Transiver GXB E-Tile.

Tanpa melakukan Upgrade Intel® FPGA IP IOPLL, galat berikut akan terlihat saat mengkompirasi desain contoh:

Galat (18185): Desain Anda berisi komponen IP yang harus diregenerasi. Untuk meregenerasi IP Anda, gunakan kotak dialog Tingkatkan Komponen IP, tersedia pada menu Proyek di perangkat lunak Quartus Prime

Galat (18186): Anda harus meningkatkan komponen IP yang diinisiasi di file ip/alt_tse_iopll_todsampling_clk.ip ke versi terbaru dari komponen IP.

Galat (18186): Anda harus meningkatkan komponen IP yang diinisiasi dalam file ip/alt_core_iopll_upstream.ip ke versi terbaru dari komponen IP.

Galat (18186): Anda harus meningkatkan komponen IP yang diinisiasi di file ip/alt_core_iopll_tse_rx_clk.ip ke versi terbaru dari komponen IP.

Galat (18186): Anda harus meningkatkan komponen IP yang diinisiasi di file ip/alt_core_iopll_tse_clk.ip ke versi terbaru dari komponen IP.

Untuk mengatasi masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 21.2, ikuti langkah-langkah di bawah ini.

1. Lakukan peningkatan IP dan regenerasi komponen Intel® FPGA IP IOPLL.
2. Terbuka Tje Skrip simulasi untuk simulator pilihan Anda:
   • Modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
   • VCS* - /example_testbench/setup_scripts/common/vcs_files.tcl
   • VCSmx* - /example_testbench/setup_scripts/common/vcsmx_files.tcl
   • Xcelium* - /example_testbench/setup_scripts/common/xcelium_files.tcl
3. Mengedit Tje empat nama file desain Intel® FPGA IP IOPLL dalam skrip simulasi yang cocok dengan nama file desain komponen Intel® FPGA IP IOPLL yang diregenerasi. Contoh IOPLL Intel® FPGA IP nama file desain dengan akhiran string acak yang perlu diperbarui.
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. Simpan file.

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.3.