ID Artikel: 000075596 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/04/2021

Mengapa saya melihat kegagalan waktu clock crossing untuk sinyal rx_lanes_aligned dalam contoh desain interlaken (Generasi ke-2) Intel® FPGA IP?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Interlaken (Generasi ke-2) Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dalam Intel® Quartus® Prime Pro Edition Software versi 21.1 dan sebelumnya, sinyal rx_lanes_aligned tidak disinkronkan ke usr_clk sebelum keluar ke inti kekayaan intelektual (IP). Hal ini dapat menyebabkan metastabilitas pada logika pengguna jika tidak disinkronkan oleh pengguna. Masalah yang dapat diukur dapat menyebar ke logika pengguna bahkan jika perubahan selaras tidak sering terjadi.

    Resolusi

    Untuk mengatasi hal ini, Intel merekomendasikan untuk menambahkansynchronizer ke sinyal rx_lanes_aligned ke domain usr_clk.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.3.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Intel® Stratix® 10 NX FPGA
    Intel® Stratix® 10 MX FPGA
    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Stratix® 10 DX FPGA
    Intel® Stratix® 10 TX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.