ID Artikel: 000075662 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/07/2021

Mengapa Multi Channel DMA IP untuk PCI Express* untuk P-Tile, memiliki lebar bus yang salah untuk Antarmuka Config TL?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Multi Channel DMA IP untuk PCI Express* untuk P-Tile, di perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.1 , Antarmuka TL Konfigurasi melaporkan lebar yang salah.

    Sinyal usr_hip_tl_config_func_o harus berupa sinyal 3-bit, dan sinyal usr_hip_tl_config_ctl_o harus berupa sinyal 16 bit.

    Resolusi

    Masalah ini telah diperbaiki mulai dari Intel® Quartus® revisi perangkat lunak Prime Edisi Pro 21.2.

    Panduan pengguna Multi Channel DMA IP untuk PCI Express* dijadwalkan akan diperbaiki dalam rilis dokumen di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 DX FPGA
    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.