160236 Masalah: Versi 1.9
Untuk pin BOOTSEL (BSEL) dan CLOCKSEL (CSEL) menunjukkan bahwa resister pull-up 4,7K-ohm ke 10K-ohm dapat digunakan tetapi tidak menentukan tegangan yang harus dikaitkan dengan resistor pull-up.
Resistor pull-up untuk pin BSEL dan CSEL harus diikat ke VCCIO bank yang berisi pin tersebut.
Masalah 63747: Versi 1.3
DCLK tidak terdaftar sebagai pin tujuan ganda. DCLK dapat dikonfigurasi untuk menjadi pin I/O pengguna setelah konfigurasi saat mode konfigurasi adalah mode Aktif.
Masalah 44313: Versi 1.1
Panduan koneksi untuk pin GXB_RX yang tidak digunakan mengatakan untuk terhubung ke GND melalui resistor 10 k. Resistor 10 k. tidak perlu, pin GXB_RX yang tidak digunakan dapat diikat langsung ke GND.
Masalah 27900: Versi 1.1
Jenis Pin, Deskripsi Pin, dan Panduan Koneksi CLK[0:23][p,n] tidak benar. Ini adalah pin I/O tujuan ganda dengan kemampuan buffer output. Berikut menguraikan pin CLK[0:23][p,n]:
Jenis Pin: "Input" harus berubah menjadi "I/O".
Deskripsi Pin: "Pin input clock positif dan negatif khusus yang juga dapat digunakan sebagai pin I/O. OCT Rd didukung ketika digunakan sebagai input diferensial. OCT Rt didukung ketika digunakan sebagai input SSTL atau HSTL. OCT R didukung untuk operasi output.
Saat menggunakan standar I/O berujung tunggal, hanya pin CLK[0:23]p yang berfungsi sebagai pin input khusus untuk PLL."
Panduan Koneksi: "Pin ini dapat diikat ke GND atau dibiarkan tidak terhubung. Jika tidak terhubung, gunakan opsi yang dapat diprogram perangkat lunak Quartus II untuk secara internal mendanai pin ini. Mereka dapat disediakan sebagai tristate input dengan resistor pull up yang lemah diaktifkan, atau sebagai output yang mendorong GND."