ID Artikel: 000075789 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/12/2015

Mengapa latensi output Dari Bendera Status untuk IP DCFIFO lebih tinggi dari latensi yang ditentukan dalam Panduan Pengguna SCFIFO dan DCFIFO IP Cores?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Karena sifat cross-clocking DCFIFO IP, latensi Bendera Status bisa 1 lebih besar dari yang ditentukan dalam SCFIFO dan DCFIFO IP Cores User Guide (PDF).

Produk Terkait

Artikel ini berlaku untuk 31 produk

Arria® V GT FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
MAX® II CPLD
Intel® MAX® 10 FPGA
Cyclone® IV E FPGA
Cyclone® III LS FPGA
Intel® Arria® 10 GT FPGA
Stratix® IV E FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Intel® Arria® 10 GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Intel® Arria® 10 SX SoC FPGA
MAX® V CPLD
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.