Pada perangkat Stratix® II dan Stratix II GX, setiap PLL cepat dapat mendorong hingga 25 saluran penerima altlvd saat menggunakan DPA. Setiap PLL cepat pusat dapat mendorong hingga 25 saluran penerima altlvd di setiap bank yang berdekatan dengan total hingga 50 saluran. Persyaratannya adalah bahwa semua saluran penerima DPA harus berada dalam 25 baris LAB satu sama lain per bank. Tidak semua perangkat dapat mendukung 25 saluran DPA yang didorong oleh PLL cepat pusat, tergantung pada tata letak perangkat tertentu yang digunakan.
Anda mungkin menemukan kasus di mana Anda tahu bahwa perangkat Anda dapat mendukung sejumlah saluran DPA, namun perangkat lunak Quartus® II mungkin mengalami galat selama proses kompilasi yang menyatakan bahwa Anda telah melebihi jumlah penerima DPA yang tersedia di perangkat Anda. Misalnya, perangkat EP2SGX130GF1508 memiliki 48 saluran yang dapat didorong oleh salah satu PLL cepat pusat. (Setelah PLL cepat pusat digunakan untuk mendorong penerima di kedua bank, PLL cepat pusat lainnya tidak dapat digunakan untuk drive receiver). Jika Anda mengatur jumlah saluran di altlvds_rx MegaWizard® ke 48, Anda mungkin mendapatkan kesalahan kompilasi karena cara perangkat lunak Quartus II menempatkan pin Anda jika tidak ada lokasi pin yang ditetapkan.
Ada dua jenis pin clock input khusus pada Stratix II dan Stratix II GX side bank, satu secara ketat adalah input clock khusus yang dapat mendorong PLL. Jenis lainnya adalah pin tujuan ganda - dapat digunakan sebagai pin input clock khusus untuk PLL atau dapat digunakan sebagai penerima SERDES. Jika quartus II pas menempatkan clock input PLL pada salah satu pin tujuan ganda, Anda akan kehilangan salah satu saluran penerima Anda dan menerima kesalahan yang tidak cocok.
Untuk menghindari galat ini, Anda dapat membuat penugasan pin ke pin clock untuk menempatkannya pada pin input khusus yang tidak memiliki sirkuit SERDES. Hal ini memungkinkan Anda untuk memiliki jumlah kanal penerima DPA maksimum yang tersedia untuk desain Anda.
Berikut ini menguraikan pin clock khusus yang tersedia di bank I/O 1 dan 2 in Stratix II dan perangkat Stratix II GX:
CLK0p, CLK2p: Pin clock input khusus dengan penerima SERDES.
CLK1p, CLK3p: Pin clock input khusus tanpa penerima SERDES.
Berikut menjelaskan pin clock khusus yang tersedia di bank I/O 5 dan 6 di perangkat Stratix II:
CLK8p, CLK10p: Pin clock input khusus dengan penerima SERDES.
CLK9p, CLK11p: Pin clock input khusus tanpa penerima SERDES.
Semua pin FPLL[10..7]CLKp tidak memiliki penerima SERDES, ini adalah pin input clock khusus untuk PLL cepat sudut (tidak tersedia di semua perangkat).
Harap diperhatikan, pemberhentian diferensial pada chip hanya didukung pada pin input clock khusus untuk tujuan ganda yang juga memiliki penerima SERDES. Pin clock input khusus yang tidak memiliki penerima SERDES tidak mendukung pengakhiran diferensial pada chip, diperlukan resistor eksternal.
